逻辑验证与Testbench 编写(节选自《Verilog 设计与验证》吴继华、王诚)

redhat · 发表于 2007-3-7 20:48:39

这个就有电子版了哦

liuchaotm1 · 发表于 2007-3-10 16:47:52

好东西，重新顶起来.......

vcforever · 发表于 2007-3-10 17:02:17

谢谢分享！！！

vcforever · 发表于 2007-3-10 17:03:48

很好的资料，正是我想要的，再赞一个！

nwpu2008 · 发表于 2007-3-12 00:53:31

非常感谢，谢谢了

leo1212 · 发表于 2007-3-14 23:25:51

好东东一定要支持啊.

opqfeixue · 发表于 2007-3-15 09:47:46

楼主太好了！

davis@z · 发表于 2007-3-15 15:44:04

这个东西不错便于主动学习

Jermaine618 · 发表于 2007-3-15 20:00:23

我看过这本书，比较精辟；还有一本书“用VHDL设计电子线路—边计年译”与之有异曲同工之处！

dani519 · 发表于 2007-3-16 15:49:04

谢谢喇，是好东西

好东西啊