新手求教，用kermit显示FPGA运行结果，为什么全是乱码？

ttxs2009

我现在正在学习用FPGA做算硬件的交互。
实验很简单，连操作系统都不需要。
我整个系统是基于一个叫做Microblaze的处理器现成IP，然后我又写了一个verilog作为外设加到总线上。
起初，时钟我用的是125MHz，当然Microblaze绝对是可以跑这么快的，但是生成bitstream的时候，报错说:
At least one timing constraint is impossible to meet because component delays alone exceed the constraint.
于是我就从XPS下把clk generator 给 configure IP了。 它原来用的是CLKin是100MHz，CLKout 是125MHz。
我强硬地全都改成20MHz了，是我自定义的，没有考虑任何规则。
之后就没有time constraint 的错误了。
我的C代码就是
while(1)
{
   xil_printf("Hello world!\n\r");
}
但是我用kermit输出的时候屏幕上全都是乱码。。。。。。
（我设置kermit的比特率时，分别试过 set speed 9600，以及set speed 115200）
请问这个是不是和我擅自修改时钟有关系？谢谢

lordlion

是的,kermit的比特率的时钟就是从系统分出来的,计算是通过你设置的时钟频率计算的,你手动改了就会计算错了,你从125MHz改成20MHz,那么原来的9600的比特率就变成1536了,115200变成18432了,不能正确接收了.
你可以把kermit设到115200,然后用19200接收试试,4%的比特率误差,应该能接收,还有误码就改频率吧

ttxs2009

多谢大侠指点。
我又试着用19200接收，结果收到的还是乱码。。。
其实，我有许多基础概念都不了解。
对于kermit用法，我就是3条命令：
> kermit -l /dev/ttyS0
> set speed 19200
> connect
不知道大侠说的 “把kermit设到115200,然后用19200接收” 是什么意思？
kermit 的比特率是不是有规定的有限个特别数值呢？ （115200 9600 19200。。。。。。）
还有我进一步实验发现了一个问题：
原先刚开始的练习实验里，我用XPS初始化整个系统的时候，只有一个地方设置了时钟125MHz。
然后，我打开 clk generator 发现实际上有2个参数（一个是CLKIN，即 dcm_clk_s是100MHz，另一个是CLKOUT0，即sys_clk_s是125MHz）。
然后，我在clk generator中生把这两个数都改成75MHz，结果生成bitstream成功，kermit有乱码；
然后，我有按照100:125的比例把参数设置为60MHz和75MHz，结果出现time constraint的error；

ttxs2009

Update bitstream的时候，出现的错误是：
Mapping design into LUTs...
Writing file system_map.ngm...
Running directed packing...
Running delay-based LUT packing...
ERRORack:1653 - At least one timing constraint is impossible to meet because
   component delays alone exceed the constraint. A timing constraint summary
   below shows the failing constraints (preceded with an Asterisk (*)). Please
   use the Timing Analyzer (GUI) or TRCE (command line) with the Mapped NCD and
   PCF files to identify which constraints and paths are failing because of the
   component delays alone. If the failing path(s) is mapped to Xilinx components
   as expected, consider relaxing the constraint. If it is not mapped to
   components as expected, re-evaluate your HDL and how synthesis is optimizing
   the path. To allow the tools to bypass this error, set the environment
   variable XIL_TIMING_ALLOW_IMPOSSIBLE to 1.
   For more information about the Timing Analyzer, consult the Xilinx Timing
   Analyzer Reference manual; for more information on TRCE, consult the Xilinx
   Development System Reference Guide "TRACE" chapter.
Mapping completed.
See MAP report file "system_map.mrp" for details.
Problem encountered during the packing phase.
Design Summary
--------------
Number of errors   :   1
Number of warnings : 131
ERROR:Xflow - Program map returned error code 2. Aborting flow execution...
make: *** [__xps/system_routed] Error 1
Done!