关于FPGA时钟输入引脚锁定问题

jxlannie · 发表于 2013-5-6 18:08:44

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一般情况下是将一个单端时钟连接到差分全局时钟引脚的正(P)端，如果在使用Xilinx公司的spartan3A/3AN的芯片时，将一个单端时钟连接到差分全局时钟引脚的负(N)端，可以吗？会出现什么问题？希望高手帮忙解答一下！

zyzfgpzgh · 发表于 2013-5-10 09:03:42

没什么问题，当做普通时钟管教用就是了。

guofu2010 · 发表于 2013-6-5 06:50:19

当普通IO使用没有问题，当时钟用的话有一点小小的问题，这个时钟没有使用专用的布线资源，也就是不会使用直接到BUFG专用布线。在内部你可能得手工插入BUFG。其实你可以编译一下，用FPGA EDITOR看一下那个时钟的走线。

godmoom · 发表于 2014-5-15 16:44:03

楼主现在怎么看待这个问题的

tanbobobobobo · 发表于 2017-5-7 13:55:55

也正在为这个问题苦恼

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