经理，到底是我孤陋寡闻还是您信口开河：VHDL和Verilog差别有那么大吗？

arccosx

设计最大的区别也是促成我们最后放弃vhdl的就vhdl的generate对比verilog的generate，功能实在太弱了，在 ...
lordlion 发表于 2013-5-9 14:34

                               
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    这个我也有点理解。另外就我自己理解，VHDL对条件编译的支持不如Verilog好，其实可以归类到generate的问题里面，但这个我问题确实让我有点头痛。

guoyu

大可不必为了这个生气。VHDL可能在语法的书写上规范些，但和Verilog在功能上没啥区别。提高RTL水平不是在语法上纠结，而是在于对逻辑设计和综合整个过程的理解。

lordlion

这个我也有点理解。另外就我自己理解，VHDL对条件编译的支持不如Verilog好，其实可以归类到gener ...
arccosx 发表于 2013-5-10 09:40

                               
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呵呵 看来深有同感啊,而且看起来你还在使用VHDL,我使用VHDL将近7年后转了verilog,目前一直使用verilog,其实两种语言只是关键字的区别了,不去使用verilog较复杂语法和命令外,verilog只是在细节上灵活一些,核心的东西都一样,否则也不会有xhdl这种软件了,转过来也很容易,双修吧,总有适合自己的

fl_5588

这个公司能存在下去必然有其合理性，那么合理性在哪里？

2ki

爆下公司名字让大家伙躲着点啊。。。

gygyg

连Vhdl的开发部门都承认错误了

wdzic_fbb

回复 8# snnu


    +1 ， 楼主雄起！

flyingsheep

感觉一般的公司用verilog多一些啊

neoitachi

各有各的优缺点，个人觉得都很好，VHDL在系统级描述上有优点，verilog适合底层描述。VHDL对语法要求严谨，verilog相对就比较宽松！只要用熟了哪一个顺手就行！

iyama

说公司名，免得无辜者掉入火抗！