经理，到底是我孤陋寡闻还是您信口开河：VHDL和Verilog差别有那么大吗？

arccosx

今天一早在公司上班，我们研发的大领导说一个客户需要一个verilog版本的源代码，因为我们自己开发是用的Vhdl，所以领导让我转换成Verilog的，这本来没什么。但这时我的直接上司，我所在的项目组的经理，听到这个，开始掺言了，云为什么那个客户要用Verilog而不用VHDL，然后说VHDL是如何如何规范，Verilog又是如何如何不适合逻辑设计，我当时忍不住了，说了句“外面IC公司大部分都是用的Verilog，适不适合开发实际电路基本上只和自己写的代码有关系”（我现在这家公司不做IC，只是做FPGA而已，而且做得不复杂，根本没有多少技术含量），经理没打住，继续说，“VHDL是专门用于硬件开发的，Verilog本来就是C语言”，我当时听到差点没吐血，心想，“卧槽，这么弱智的话你都能说出来，你他吗的还真是奇葩啊，你他吗C语言里面用个always块那编译器能认吗”，然后我就又说了一句话“Verilog只是形式上和C语言有点相似而已”，经理继续：“用Verilog写出来的代码很容易被综合成乱七八糟的电路，特别是那些复杂的电路”，卧槽，卧槽！卧槽槽槽！！！这他吗什么逻辑？！然后经理又来了一句，“复杂的电路，在VHDL里面光用process来描述肯定是不行的，还要用其它很多不同的语法”，听到这句，我他吗真的想撞墙！这个傻比经理，我之前看他写的VHDL代码已经够烂了，里面一会儿用RECORD，一会儿又到处乱加IF ELSE语句，还有些乱七八糟、让人眼花缭乱的什么非主流语句都上来了，我看着心里已经觉得很窝火了，他居然好意思在这里吹这个！而且他居然认为他这种代码风格很牛比很高端！！卧槽！！
一个项目组的负责人，就这水平？！再加上今天去客户那，客户也直接很不客气地说，我们公司的技术水平真的很差。
我们公司最近在推一个IP核，其实是一个很简单的东西，关键问题是，这个IP，和我一起去的那个小伙（他在这家公司待的时间比较长），说，这个IP没有做过仿真。我晕！连基本的仿真都不做，就敢卖给别人！！牛比！！！
这个破公司真的是待不下去了，唉，准备准备，卷铺盖走人吧。

arccosx

顺便说一句，我对VHDL和Verilog没有偏见，两种语言我在开发中都用过，不同的公司

tigerjade

随着systemverilog越来越普及，vhdl用的人越来越少了。

教父

VHDL 一般在台湾用的比较多， 还有就是国内开始的那一批老技术员工， 他们最开始接触的就是VHDL， 后面才有的VERILOG ， 现在好多大学开的硬件描述语言几乎都开verilog, VHDL 的使用是很少了， 个人感觉还是VERILOG 好用

Iaybf

现在Verilog的群众基础广

飞扬紫百合

标题很震撼！确实，领导如果对某些问题一知半解，偏偏他又喜欢瞎指挥，下面干活的人确实很累，很闹心！

imlaohe

嘿嘿，你和经理争啥~~
verilog码农飘过~~

snnu

回复 1# arccosx


    爆一下公司的名字呀……

yuhenmang

强帖，支持

kerryliu

个人觉得语言只是工具，做数字逻辑设计最重要的还是电路结构设计和时序关系设计。另外一个完全没有经过验证的设计就是再复杂也等于零。