我画了几个CML的latch版图，请大家帮忙看下，哪个方案最好。

hszgl · 发表于 2013-5-6 12:33:03

2图，匹配较好，电阻和电路有隔离，噪声较小。
但是删掉多余dummy，留一个就够了，dummy是用来消除管子的边缘效应的，多了的dummy有害而无益。
电阻是万万不能放在电路内的，所以1和3都不可取。而且在可用面积足够的情况下，可以给电阻多包两圈guardring。

ys0290 · 发表于 2013-5-16 22:20:05

回复 11# calear
共源画是指什么意思啊？共质心么

ys0290 · 发表于 2013-5-16 22:24:32

回复 21# hszgl
电阻不能放在电路内啊？那要是电路有很多电阻怎么办。而且2怎么都画不了对称啊。我这个对时钟和数据要求严格对称啊。只有3可以做到，我现在用的是3，后防结果还可以。电阻的噪声在后仿真中能看的出来么

hszgl · 发表于 2013-5-17 14:20:50

回复 23# ys0290

电阻独立放，用guardring隔离。就像2那样。噪声要做噪声分析仿真，你做后仿做了么？后仿提不出工艺偏差的。3图两个管子的距离较远，match肯定不如2。对匹配要求高的话，你所有的相同的管子都要做成插指结构和圆心对称的形式。

miaoyue1999 · 发表于 2013-5-17 15:14:41

个人感觉2的寄生太大，3的走线寄生不match，高频的最好不要用那么多的metal1吧，个人感觉到上G的时候，寄生是最大的问题，而不是match

ys0290 · 发表于 2013-5-18 19:00:56

回复 25# miaoyue1999

寄生是问题，可是我这个全是CML差分逻辑的电路，如果match的话，会有offset，几级级联起来offset会很大的，可能都达到上百mv了。

semico_ljj · 发表于 2013-5-21 13:36:23

seeing

ys0290 · 发表于 2013-5-22 09:45:03

回复 27# semico_ljj

大哥什么意思啊

luqcheng · 发表于 2021-12-31 14:46:47

:victory::victory::victory:

tfjim · 发表于 2022-1-3 12:53:36

好好看看

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