我画了几个CML的latch版图，请大家帮忙看下，哪个方案最好。

ys0290 · 发表于 2013-4-18 21:22:53

您需要登录才可以下载或查看，没有账号？注册

x

CML high speed latch，用来采样高速伪随机数据。数据速率25Gb/s, 时钟频率 12.5GHz，工艺：TSMC65 GP。电路图如下

登录/注册后可看大图

第一个版图：

登录/注册后可看大图

jiangtaojack · 发表于 2013-4-18 22:53:00

图呢??

ys0290 · 发表于 2013-4-19 15:26:11

回复 2# jiangtaojack

ys0290 · 发表于 2013-4-19 15:28:00

回复 2# jiangtaojack

ys0290 · 发表于 2013-4-19 15:29:21

回复 2# jiangtaojack

ys0290 · 发表于 2013-4-19 15:31:22

前三个是三个版本的版图，最后一个是电路图。请大家帮我看看。这个版图怎么画最好。我的data是25G，时钟是12.5GHz。

jiangtaojack · 发表于 2013-4-19 21:21:54

1和3相对比较费面积一点，其实我觉得2比较好点，你可以提取三个图的后仿参数仿真一下，看看寄生怎么样

fuyibin · 发表于 2013-4-20 10:22:12

其实都一般，我觉得把2再精简一下，能就紧凑尽量紧凑，size 小了，连线也短，寄生也小，其实layout 比circuit 跟靠个人天赋和感觉

ys0290 · 发表于 2013-4-20 13:19:11

回复 7# jiangtaojack

为什么你觉得2比较好呢。2的输出有点不对称的。3的输出比较对称。而且2的面积可能比较大， dummy比较多。我是第一次画版图，请前辈指点了

ys0290 · 发表于 2013-4-20 13:21:14

回复 8# fuyibin

这个latch本身不是一个对称的电路，真心不好画，请前辈指点啊

[求助] 我画了几个CML的latch版图，请大家帮忙看下，哪个方案最好。