我画了几个CML的latch版图，请大家帮忙看下，哪个方案最好。

calear · 发表于 2013-4-20 16:02:09

本帖最后由 calear 于 2013-4-20 17:00 编辑

是不是因为频率太高，所以不能共源画？

ys0290 · 发表于 2013-4-21 18:26:42

请大牛帮我看看啊

pph_cq · 发表于 2013-4-22 14:11:03

2为什么要加那么多dummy

ys0290 · 发表于 2013-4-22 16:39:21

回复 13# pph_cq

防止后防电流会不够，电路工作的速度上不去。到时候可以把dummy接到电路中。你觉得哪个好

川页子 · 发表于 2013-4-24 15:26:29

首先，第三张图肯定是不行的，看起来好像对称，但是你把阻抗放到了中间，这样的话无疑增加了躁动，阻抗要远离静态模块，所以应该放在上面，各个功能块靠近配置，第二张图稍微好些，至于布线就看你的经验了，希望对你有帮助

shidaixu · 发表于 2013-4-25 11:56:14

个人也选第二张设计,如果要速度,寄生小的,面积小的,信号流流畅的一定快一点.

cannot · 发表于 2013-4-27 11:28:57

2好，我觉得高速里面，一个要注意信号的对称，另外一个就是想办法降低寄生，特别是cc

cannot · 发表于 2013-4-27 11:33:22

还有，你加那么多dummy，就不怕寄生多了？速度上不去要么是尾电流的原因，还有就是寄生太大，感觉你放这么多dummy反作用更大
继续个人意见，欢迎指教

zphcd · 发表于 2013-4-30 11:23:46

我也感觉三画的比较对称。再把第三个画紧促点。

wpbuaa · 发表于 2013-5-5 21:21:57

尾电流源管会不会线性啊，电流管尺寸这么大，时钟管尺寸这么小

[求助] 我画了几个CML的latch版图，请大家帮忙看下，哪个方案最好。