关于modelsim仿真出现的问题解答

池承利 · 发表于 2013-4-15 11:04:21

各位大侠，我在modelsim功能仿真发现一些信号经过组合逻辑以后，显示出来的波形，有毛刺，请问毛刺是怎么产生的，会不会对实际的电路产生什么影响类？？？

McuPlayer2013 · 发表于 2013-4-15 11:04:22

modelsim只是行为级仿真，甚至也不能保证是可综合的
尽量使用同步设计，靠CLK来同步设计

zhang2000 · 发表于 2013-4-17 20:26:22

竞争冒险芯片里面都存在
你做的应该是后仿真吧

ysxiliu · 发表于 2013-4-17 21:14:35

门级仿真都会出现这个问题，这是因为不同路劲上的延时不同造成的。只要满足触发器的setup time和hold time就没有问题。

wjwzh121 · 发表于 2016-5-22 14:03:37

肯定对实际电路有影响，应该用同步时钟，消除竞争与冒险

chrisweizhy · 发表于 2016-5-22 16:07:42

楼上大家说的都很对，我稍微总结一下：
1. 你使用行为级仿真，这样只是仿真行为，如果在代码中设置了仿真延时，则组合逻辑后有可能出现毛刺
2. 该信号之后将被采样，则只要满足T_setup和T_hold即可
3. 毛刺在同一个时钟域中一般不需要考虑（只要满足时序约束），但如果跨时钟域就很危险，因此，跨时钟域需要用时钟连续两次采样，同时，建议一开始设计就尽可能使用同步设计，而不是组合逻辑设计

flyhouse112 · 发表于 2016-5-22 23:03:57

路过看看。。。。。。。。。。

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