【已解决】如何处理clock gating出现很大的hold违规？

Alicezw · 发表于 2013-5-2 16:48:08

回复 20# 杭州太美丽

哦，谢谢！
那您的处理方法是什么呢？
非常感谢！

liust · 发表于 2013-5-3 22:50:59

先和前端的工程师确认是否要修，必须修的话建议gating 前插入latch，这样比较保险。

Alicezw · 发表于 2013-5-4 10:46:55

回复 22# liust

哦，谢谢您的解答！

koren · 发表于 2014-11-19 12:23:08

不错不错，学习了

fangwang85 · 发表于 2015-4-14 13:55:59

回复 2# QQEDA

没有理解但是通常enable訊號的行為，會是一直拉住的所以你的hold time絕對會是沒問題的

翻了论坛的帖子，关于用latch+and自己搭的clock gating，有的意见是对那个and单元set_disable_clock_gating_check，也有认为如果是真的路径是需要fix的。一头雾水

fangwang85 · 发表于 2015-4-14 15:11:07

回复 3# Alicezw

请教一下楼主最后怎么解决的

Alicezw · 发表于 2015-4-15 09:41:01

回复 26# fangwang85

这个帖子有点久了，后来跟前端确认后，这不是真的violation，所以就disable了

fangwang85 · 发表于 2015-4-15 19:17:33

回复 27# Alicezw

最近碰到了这个问题，这个路径确实有问题，如果要fix，需要在data path加latch，下降沿触发应该就ok了，谢谢回复

dyhikstor · 发表于 2020-11-20 15:22:36

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