【已解决】如何处理clock gating出现很大的hold违规？

Alicezw · 发表于 2013-3-25 09:21:38

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本帖最后由 Alicezw 于 2013-4-3 16:47 编辑

在ICC中出现这样的问题，请问该如何处理？非常感谢大家的帮助！

QQEDA · 发表于 2013-3-25 10:05:56

嗨～跟你分享我的看法，提供你參考

clock gating的部分我是忽略不去看的，通常這個hold time violation會發生在gating cell的地方

clock gating一般為了預防glitch的發生會用一級DFF用負緣去latch住enable訊號，在用這個DFF的輸出

去和Clock作AND。

而這個AND就會是gating cell。

因此你可以看到，在你的timing report中上面的clock是用rising edge來看

而下面經過的AND2D1是用falling edge來看，因此hold time一定是不過的。

但是通常enable訊號的行為，會是一直拉住的所以你的hold time絕對會是沒問題的。

在prime time裡面我會對你的gating cell下　set_disable_clock_gating_check　[get_cell ＊＊＊]

來處理這條路徑

你如果想了解的更詳細的話，可以參考論壇上的這本名著"Static Timing Analysis for Nanometer Designs"

Alicezw · 发表于 2013-3-26 08:50:20

回复 2# QQEDA

非常感谢您认真仔细地回答！
您的意思是ICC中可以不用去管这样的hold违规？然后在PT的时候对相应违规的单元set_disable_clock_gating_check？
谢谢！

sjtusonic · 发表于 2013-3-26 09:10:27

回复 3# Alicezw

顶2楼，lz贴的这个路径看起来应该是伪路径，应当再问问前端的意见做参考，毕竟电路功能是前端设计的。如果不是前端想要的功能，就不要检查了。

stephen_0921 · 发表于 2013-3-26 10:22:28

同时推荐看看这里面一些涉及sta的paper。

http://www.zimmerdesignservices.com/index.php?section=12

"Working with PLLs in PrimeTime - avoiding the phase locked oops" by Paul Zimmer
(SNUG San Jose 2005 - Technical Committee Best Paper)

richyrichy · 发表于 2013-3-26 13:48:47

Very clear answer from DDEDA; thanks a lot.

Alicezw · 发表于 2013-3-26 18:58:06

回复 4# sjtusonic

哦，因为是帮别人做的后端，联系那边的人比较麻烦，发邮件也是一直没有回应，所以贴上来请教一下大家。谢谢啦！

Alicezw · 发表于 2013-3-26 19:01:19

回复 5# stephen_0921

谢谢谢谢！下来了看看。

Alicezw · 发表于 2013-3-26 19:04:06

回复 6# richyrichy

不太明白您的意思，可以说清楚详细一点吗？谢谢！

Alicezw · 发表于 2013-3-26 19:19:45

回复 4# sjtusonic

版主，我还是不太明白。对于与门的clock gating hold check不就是gate端和clock端的下降沿检测吗？之前没有接触过clock gating 的时序检查，实在是不太明白。非常感谢您的解答！

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