【AMBA AHB总线专题讨论】

limon

还有个问题，就是burst transfer当中，如果response是retry的话，是整个这个burst transfer重来一遍，还是仅仅从回应retry的那个data phase继续，spec上的图说明不了问题。如果是前者那我就对HREADY计数就能算出last cycle了。
写arbiter的时候卡在这了，请大侠赐教！！

shufanyang

"刚看完spec，窃以为htrans、hburst这些control signal和address的信号应该是一个timing的，不需经过decode。也就是说hsel无效时也不会像shufanyang的图中是0。"
不太明白你这句话，你是指htrans 信号应该不为0才对?

回答你burst mode的问题， AHB 中burstmode的每一个trasfer 都要给hready至高,说明收到数据.
split和retry不太清楚。

limon

再看了下，好像是我理解错了，当我没说。。。
还有就是你的图里，分别是哪个master在占用总线，我怎么看不清呢 ，能不能顺序说明一下？谢了

对于arbiter对burst的计数，我知道每次成功都要hready=1，所以想用采样hready为高的次数来计算burst transfer的个数用来即使拉低grant。如果slit那就不用继续了，mask掉当前master就是。但如果是retry，我就不清楚该怎么办了，是重新开始计数呢，还是继续数，但要排除2cycle里的一次hready。一个arbiter弄得我晕啊，感觉spec很多地方说得很含糊，时序图也不全面，导师寒假去旅游了 ，我只好一个人蒙头想。。。。

[ 本帖最后由 limon 于 2007-1-22 23:23 编辑 ]

老扁

原帖由 limon 于 2007-1-22 20:51 发表
导师寒假去旅游了 ，我只好一个人蒙头想。。。。

老师们真幸福，偶也很想去旅游去

limon

3个问题，比较乱 ，请求帮助
1。除了burst和lock的情况，一般hgrant是在什么时候变化呢？好像在hready=0的时候也会变，比如split的时候
2。是否2个不同master独立single的tranfers间做不到address和data phase的overlap，因为要等待grant的变化
3。retry的时候，如果master的busreq已经清0了，那么岂不是较低优先级的master会得到grant吗？换句话说这种情况下，这种情况下到底是何时比较hgrant的啊？

shufanyang

3个问题，比较乱 ，请求帮助
1。除了burst和lock的情况，一般hgrant是在什么时候变化呢？好像在hready=0的时候也会变，比如split的时候
这个不清楚，因为我们的slaver不支持split
2。是否2个不同master独立single的tranfers间做不到address和data phase的overlap，因为要等待grant的变化
不需要的，在我的仿真里面 hgrant根本就没有变，数据也受到。
3。retry的时候，如果master的busreq已经清0了，那么岂不是较低优先级的master会得到grant吗？换句话说这种情况下，这种情况下到底是何时比较hgrant的啊？
这个要看你的arbiter是如何仲裁的。

shufanyang

我这里有几个AXI的问题，能不能请教你一下。
1. AxI  spec 1-4   AXI support the following mechanismss
system-level caching and buffering control
这句话是什么意思，为何说是系统级。
2. AXI spec 1-6  最后一行  but to use simple register slices to isolate a longer path to less performace-critical peripherasl.
主要是to 之后不太懂。
3.AxI spec 1-7图 1－4 既然rvalid对每一个transfer 都相应，那还要RLAST信号干什么。这样
和AHB不是一样的了吗？

如果问的不是地方请版主另开一个讨论AXI 的贴吧。

limon

2。是否2个不同master独立single的tranfers间做不到address和data phase的overlap，因为要等待grant的变化
不需要的，在我的仿真里面 hgrant根本就没有变，数据也受到。

我是说2个master啊而且第一个master的transfer是single的情况。第一个优先级较高的master的busreq最早要到其address phase的开始之后才能deassert，这样势必要在address phase的结束后才能产生新的hgrant，之后在data phase结束时第二个master采样到hgrant=1再进入address phase，怎么看都要浪费一个cycle。而且第二个master接管了bus，hgrant怎么会不变呢？

老扁

原帖由 shufanyang 于 2007-1-21 04:58 发表
另外一个问题是看AXI specificatin中的,
AXI spec 1-5
write data channel:
one byte lane strobe for every eight data bits, indicating which bytes of the data bus are valid.
在 AXIwirting transact ...

这句写的是字节写使能，你怎么跟response扯一起呢？

老扁

原帖由 limon 于 2007-1-21 23:44 发表
还有个问题，就是burst transfer当中，如果response是retry的话，是整个这个burst transfer重来一遍，还是仅仅从回应retry的那个data phase继续，spec上的图说明不了问题。如果是前者那我就对HREADY计数就能算出 ...

master retry时可以重新发起也可以从断的地方发起。