另外一个问题是看AXI specificatin中的,
AXI spec 1-5
write data channel:
one byte lane strobe for every eight data bits, indicating which bytes of the data bus are valid.
在 AXIwirting transaction中,respon 只是在每个bust完了之后才有,那么如果在一个beat的数据传输中出错该怎么办?
上面说的是不是就是这个意思?不是很明白。最好举例。
设计arbiter的几个问题,关于burst的:
“When a master is granted the bus and is performing a fixed length burst it is not necessary to continue to request the bus in order to complete the burst. ”这点arbiter怎么做到呢?是监视hburst信号吗?是不是说之后在burst tran结束前即使busreq=0,hgrant也是不变的?
还有fixed burst的last cycle里要改变hgrant,怎样才能知道什么时候是last cycle呢?