ISE13.4综合后的RTL视图有问题呀，看起来很难理解呀。

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大家好：

请教大家个问题，我现在在看一个代码，为了便于理解其构架，
我综合之后就看RTL视图，但是我发现了个问题，
比如这个代码里面例化了两个BUFGMUX，
例化名字为：
BUFGMUX_inst，连接到模块A
BUFGMUX_inst1，连接到模块B。
这两个的输入输出都不同，但是综合之后的RTL里面只能看到BUFGMUX_inst和它的输入输出线。
另外一个BUFGMUX_inst1的两个输入线就空在那里，和谁都没有连接。

但是如果把鼠标放在能看到的那个BUFGMUX，弹出来的小框里面就会显示出BUFGMUX_inst和BUFGMUX_inst1两个名字
好像是把两个BUFGMUX重叠显示了。
BUFGMUX_inst本应是1-bit输出线，输出线也变成了[1:0]的2-bit线的形式。同时连接到模块A和B。


这样就让人看起来很难理解呀，
看起来就像BUFGMUX_inst的输出同时连接到模块A和模块B。
而BUFGMUX_inst1的输入线孤零零的空在一边，看起来就像被优化掉了一样。



请问是不是ISE13.4综合之后的RTL都是这个风格的，怎么设置才能让两个BUFGMUX独立显示呢？

刚用ISE好多地方的操作还不熟悉，请大家多多帮忙吧。

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顶顶，谁知道帮我看看呀