关于锁存器的时序检查

tangrui881 · 发表于 2013-3-13 17:03:25

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本帖最后由 tangrui881 于 2013-3-13 22:23 编辑

请教大家一个问题，800M的设计DC时序过不去，想使用电路交织技术，使用两个锁存器，把数据分成两个相位的通路，分别运算再MUX输出。（如图） QQ截图20130313170538.png

问题1，可以这样做吗？不是要避免锁存器吗？
问题2，如果可以，再DC检查时，需要把锁存器的使能信号G设置成时钟信号来检查吗？

tangrui881 · 发表于 2013-3-13 17:05:20

自己顶一个，求大神赐教

sjtusonic · 发表于 2013-3-14 11:31:25

回复 2# tangrui881

如果把那两个latch换成dff，功能上还正确吗？

supercainiao · 发表于 2013-3-14 23:06:31

纯同步电路是需要避免latch，不过有些个别设计中也需要latch
如果只是因为频率太高，setup满足不了，为什么不直接降频。这个电路内部的Q其实就是等效于二分频的工作时钟

tangrui881 · 发表于 2013-3-14 23:36:21

回复 3# sjtusonic

latch导通相当于组合逻辑，换成DFF会晚一个周期，像累加器这样的结构，可能功能会变

tangrui881 · 发表于 2013-3-14 23:39:38

回复 4# supercainiao

需要处理的数据频率就是那么高，降频就要降采样了

sjtusonic · 发表于 2013-3-15 08:52:54

回复 5# tangrui881

就1楼那个图上的电路来看，我初步感觉是换成dff应该还能用，你的实际电路不仅限于1楼所示的那个电路形式对吧？

tangrui881 · 发表于 2013-3-15 10:45:37

回复 7# sjtusonic

嗯，那个是介绍这种电路交织方法的原理图，实际电路是个累加器，想把加法运算按那个方法拆成两通道，因为存在反馈，不知道能不能这么用

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