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[讨论] 怎么确认单个模块是否满足时序约束

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发表于 2013-3-5 15:16:40 | 显示全部楼层 |阅读模式

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假设一个设计有两个模块A、B,模块A和模块B之间有2000根连线,我写完了模块A,想看一下是否满足时序限制,怎么办?
我不可能写一个约束文件,进行布局布线,然后看时序报告。因为A有2000个引脚,无法进行引脚绑定?
发表于 2013-3-6 11:07:17 | 显示全部楼层
你可以写个约束文件,把input_delay and output_delay考虑进去,然后综合一下, 查看一下综合的报告, 只要没有setup的违例就可以了, 用不着去布局布线的
发表于 2013-3-13 23:06:20 | 显示全部楼层
写代码的时候就应该有个逻辑级数的概念,而不是写完去综合的才知道频率不够。关于逻辑级数,具体可以查查典型位宽的加法器,乘法器的级数。考虑下余量,基本上就差不多了。
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