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[求助] ncverilog可以仿vhdl吗

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发表于 2013-3-1 14:52:52 | 显示全部楼层 |阅读模式

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现在有个项目,有verilog 有VHDL不知道ncverilog是否支持vhdl,我添加文件总是出错。如果支持,是不是还要什么设置
发表于 2013-3-2 11:05:23 | 显示全部楼层
可以支持啊。
发表于 2013-3-2 12:46:02 | 显示全部楼层
NC支持VHDL,你的文件的命名格式可能不对吧。。。
发表于 2013-3-20 13:49:21 | 显示全部楼层
当然支持了
发表于 2014-3-14 01:17:15 | 显示全部楼层
NC支持VHDL,你的文件的命名格式可能不对吧。。。
发表于 2014-3-14 09:13:30 | 显示全部楼层
It can support both the verlog and vhdl.
发表于 2014-3-14 13:53:43 | 显示全部楼层
问你们管工具的人。
NC都支持,但是你们可能只买了编译verilog的license.
发表于 2014-3-14 14:19:01 | 显示全部楼层
当然可以了
发表于 2014-4-1 15:07:41 | 显示全部楼层
学习了...嘿嘿
发表于 2015-3-13 09:34:40 | 显示全部楼层
可以支持啊。
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