Cadence中怎样从Schematic电路/Layout版图导出Verilog网表？

Alicezw · 发表于 2013-3-1 09:31:00

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请问大家在Cadence中怎样从Schematic电路或layout 版图中导出verilog网表？
非常感谢大家的帮助！

cn_dabby · 发表于 2013-3-4 15:08:51

这个可以导出来吗？不应该吧，是不是design flow的东西需要再看看……

Alicezw · 发表于 2013-3-4 15:52:03

回复 2# cn_dabby

我也不知道能不能导出来，所以才来问问。呵呵！

cn_dabby · 发表于 2013-3-7 22:06:01

回复 3# Alicezw

我是菜鸟来的，说不对的地方还请见谅，呵呵……

Alicezw · 发表于 2013-3-8 08:36:34

回复 4# cn_dabby

我也是菜鸟啊，呵呵！

ser42 · 发表于 2013-4-17 11:05:28

同问，在这块纠结着

lkhbcn · 发表于 2013-4-17 12:38:00

同问这个问题怎么解决

我心飞翔618 · 发表于 2014-3-17 16:41:46

回复 7# lkhbcn
解决了么？这两天我也在纠结这个问题，求指导，我的QQ397347134

rainc610 · 发表于 2014-3-18 15:20:48

ic5141的tools->simulation->NC-verilog可以从电路导出verilog，但是遇到instance是bus的时候有问题。
还在摸索中。

hacker888 · 发表于 2014-7-31 04:49:39

要看你的电路是想导出模拟的网表，还是数字的网表，流程是不一样的

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