Cadence中怎样从Schematic电路/Layout版图导出Verilog网表？

宅男勿用 · 发表于 2015-12-2 01:20:55

回复 20# Alicezw

Gds 文件不是晶体管级的吗？即便提取出来也只是netlist文件，也还是晶体管级。verilog描述数字电路，导出ncverilog也只是针对数模混合电路的描述语言，和Verilog还是不是一个东西，因此提不出来。来自研一小菜的愚见。

zhou_charles · 发表于 2015-12-31 13:20:30

keyi de

吴国耀 · 发表于 2016-4-16 11:14:19

谢谢分享

辰小辰 · 发表于 2017-2-9 09:49:21

如果是建库，在完成时序信息文件输出后，可继续输出Verilog或者VHDL文件

辰小辰 · 发表于 2017-2-9 09:51:14

SignalStorm的话，alf2veri-alf TT.alf-verilog example.v但是elc就不行了，摸索中。。。

yutaotmac · 发表于 2019-5-30 16:50:09

有没有知道的用什么工具

冬天太热不要怕 · 发表于 2019-7-24 14:47:17

我也来问问

熬夜退役选手 · 发表于 2024-4-7 14:24:32

hacker888 发表于 2014-7-31 04:49
要看你的电路是想导出模拟的网表，还是数字的网表，流程是不一样的

那请问一下，数字的应该如何导出来啊？

[求助] Cadence中怎样从Schematic电路/Layout版图导出Verilog网表？