一个周期的脉冲信号产生4个脉冲信号

wangnant

延迟上一次上升沿和下降沿的一半的周期数，输出一个脉冲。不知道能够满足要求不？
假设输出4个脉冲的时刻为0,1,2,3，0对应输入上升沿，2对应输入下降沿，用高速clk计数器0记下0-2之间的高速clk数，用高速clk计数器1记下2-0之间的高速clk数，在延迟高速clk计数器0一半的时钟数后，输出一个脉冲作为时刻3.时刻1同理。这个要求输入频率不能突变，缓慢变化应该能够满足要求！