新人关于uncertain的一些理解，希望大家给予指正

pengyong820954 · 发表于 2013-1-9 16:42:36

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看了几天关于uncertain的定义，写写自己理解，希望大家帮我看看有啥想错的，
在dc的时候，由于把时钟看做理想的，通过uncertain来模拟真实的时钟网络。在最坏的情况下，有：Tcq+Ｔlog+Tsetup<=T-2jitter-|skew|,其中skew为加在local skew，且为负的；要是所有时序路径都按这个来，过于悲观，权衡后的uncertain=jitter+|skew|为适当，然后赋予叠加在setup上，hold在dc时候不需要设置也行，从而实现了模拟real clock。
在后端工具吃进综合的文件，进行时钟树综合时候，在时钟设计阶段，.sdc中的clk的transition仍为jitter+|skew|;此时仍不考虑真实时钟网络的skew。
在时钟树设计完成后，将uncertain设置为真实的jitter，进行接下来的postcts。
上面是我目前看到的关于uncertain的一些理解，不知道有没有问题，给予小弟点指点。

pengyong820954 · 发表于 2013-1-9 17:22:33

高手呢，给点意见撒

xjg@hmes · 发表于 2013-1-10 09:18:37

http://bbs.eetop.cn/viewthread.p ... p;page=1#pid7312718
最后一帖

pengyong820954 · 发表于 2013-1-10 11:10:39

回复 3# pengyong820954

感觉很能解决我的疑惑，谢谢

jimin_qu · 发表于 2013-1-10 15:27:50

回复 1# pengyong820954

"在时钟设计阶段，.sdc中的clk的transition仍为jitter+|skew|;"
为什么transition要设jitter+|skew|？

pengyong820954 · 发表于 2013-1-10 20:35:42

回复 6# jimin_qu
哦，打错了，是uncertain还为jitter+|skew|，还有其他什么错误吗

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