求助：vhdl和verilog的时钟沿采样传输数据问题

forestimber · 发表于 2013-1-6 18:47:47

回复 4# ksqnhm

说白了一般尽量都用posedge clk写代码，这样简单一致，便于后续流程自动完成。至于能不能成功采样，有timing check工具检查。上升沿发下降沿采的设计也不是没有，基本都是特殊场合，也有sdc约束

llt_miaomiao · 发表于 2013-1-8 19:45:17

上升沿下降沿都可以啊！

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