有时降低utilization无法缓解局部congestion的问题

ic小顽童 · 发表于 2012-12-28 15:18:35

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90nm以下工艺这种情况尤为明显。

无论utilization降低到什么程度，有些cell就是紧紧靠在一起，目的为了timing。

不疏散他们，congestion严重，从而导致DRC; 反之，疏散他们，timing又出问题。

这可如何是好？

2004changhe · 发表于 2012-12-28 15:50:22

cell padding?

defflin · 发表于 2012-12-28 17:24:45

short 多少个？

hdch121212 · 发表于 2012-12-30 17:09:59

这种就是网表问题

kally · 发表于 2013-1-8 17:20:51

对于congestion密集的module加padding

torlies · 发表于 2013-1-8 18:50:07

这种一般都是前端综合没做好，优先选择是重新综合，使用pin density 比较低的单元，禁用MUX,AOI,OAI等单元
其他方法可以用:
- padding
- 人工place
- place之前加routing blockage

icfbicfb · 发表于 2013-1-8 21:29:18

cell padding + path group，

qchdmb · 发表于 2013-7-30 19:16:59

cell padding + path group，
icfbicfb 发表于 2013-1-8 21:29

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请问版主，cell padding怎么做啊？

papertiger · 发表于 2013-7-30 20:26:42

试试模块自己是否有问题。比如ecc 算法，乘法器什么的，最好单独做。

caolixin · 发表于 2013-8-7 08:27:00

我也遇到楼主提到的问题，请问怎么解决（encounter9.1)?

[求助] 有时降低utilization无法缓解局部congestion的问题