dc的timing report能统计路径总数么

zyx22 · 发表于 2012-12-17 17:06:05

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如题，dc的综合结果中有个report_timing功能，请问能不能用它来统计一个设计的所有路径总数？
还有个问题就是一个设计如果定了，无论给的约束如何，他的所有路径结构是不会变的，只是路径上的cell会有变化呢？如果是用不同的单元库呢？

zyx22 · 发表于 2012-12-18 09:18:56

自己顶下

陈涛 · 发表于 2012-12-18 09:20:41

报所有路径总数意义不大，考虑所有cell，pin以及上升下降沿的所有组合，应该是个非常巨大的数字

随着约束的不同，dc会到designWare里面找合适的单元，最后出来的路径结构会有不同。比如一个高速加法器和一个低速低功耗加法器，是否容许使用clock gating也会影响路径结构

zyx22 · 发表于 2012-12-18 09:55:43

谢谢版主的回答，我理解的路径结构是timing report里的startpoint和endpoint两个点确定了，这条路径就算确定了，至于其中间的单元肯定是会随着约束的变化而有差异的，也就是说一个设计确定了，他的所有的路径的startpoint和endpoint都确定了，这么理解是对的吗

陈涛 · 发表于 2012-12-18 11:28:43

综合里面还有一种功能叫retime

sjtusonic · 发表于 2012-12-18 12:05:01

本帖最后由 sjtusonic 于 2012-12-18 12:06 编辑

回复 1# zyx22

你可以用sizeof_coll [get_timing_path -from XXX -to XXX] 来小范围地看一下某些路径的总数。

计算整个设计的路径总数正如陈版主所说，必将巨大而没有意义。

zisyphus · 发表于 2017-4-4 22:23:16

学习了

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