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楼主: mouseliu

[原创] 12bit 100MHz pipelined ADC设计直播

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发表于 2013-9-16 15:41:34 | 显示全部楼层
真是坑·1啊,说好的详细步骤呢
发表于 2013-11-9 11:58:24 | 显示全部楼层
添砖加瓦

从噪声的角度考虑每级电容的值
对于100MS/s ADC 系统噪声主要由三大来源
1. 量化噪声 Nq;
2. 有源电路热噪声Nt
3. Jitter噪声Nj

Nt主要包含开关的KT/C噪声Ntc和运放的热噪声Nto,
Ntc=KT/C;C为本机采样电容
Nto=NF*2/3*KT/(CL*2^B);其中CL为本级等效负载,B为本级有效分辨率
NF是一个与运放结构相关的噪声系数,很容易推导,对于大多数运放,NF的典型值为4~6
因此,Nto与Ntc差不多处于一个量级。

Nj在高速信号采样中 or subsampling,特别明显,ADI有一张著名的SNR-Jitter图,可以找找

从这个角度而言,LZ电容的选取偏小很多

PS:不知LZ这款片子测得如何
发表于 2013-11-9 13:50:15 | 显示全部楼层
回复 96# mouseliu


   楼主的pipeline ADC进行的如何啦,我也学一学。
发表于 2013-11-29 10:13:35 | 显示全部楼层
说好的流片呢
发表于 2013-11-29 15:39:51 | 显示全部楼层
这个要好好看看!
发表于 2013-12-10 17:54:59 | 显示全部楼层
从现在起非把撸主的帖子研究透不可,不然对不起撸主啊,
发表于 2013-12-16 09:27:35 | 显示全部楼层
回复 1# mouseliu


   为什么没有说SH运放的要求呢
发表于 2014-1-16 14:20:41 | 显示全部楼层
回复 8# mouseliu


   楼主在8楼的帖子,把(Gideal-G)/G=3sigma的值,直接用到电容的失配必须满足的3sigma值上,这是什么算法?
发表于 2014-1-16 14:44:52 | 显示全部楼层
回复 62# mouseliu

膜拜楼主的2张推导图片,推导能力太强了!小弟特请教:
     foundry大多这样定义电容失配:sigma(2*(C1-C1)/(C1+C2))=slop/Area,如smic18的,slop=64.4%*um^2,请问,若要计算|(Cs-Cf)|/Cf的sigma值,该如何推导?
发表于 2014-2-24 06:32:31 | 显示全部楼层
顶!!!!!!!!!!!!!!!!!!!!
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