求助：cadence仿真完成后看图形做dft出错

zya1314125 · 发表于 2012-12-11 15:32:51

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在cadence做PLL环路仿真，用的verilog-a，仿完后看图报错ERROR：Unable to allocate memory for transition file build ctrl values (read cttrl 1 init).

之前仿真时间久，文件有8G，无法画图。
现在只有1G多，也不能画图做dft。

哪位大大有解决方法？
先谢过了

kwankwaner · 发表于 2012-12-11 21:38:33

存储空间不够了吧

zya1314125 · 发表于 2012-12-12 12:23:38

回复 2# kwankwaner

请问你说的存储空间是硬盘还是内存？
我查看了下，硬盘有100多G，内存也有20多G

kwankwaner · 发表于 2012-12-12 13:41:32

硬盘。你存仿真结果的盘还有100G还是所有硬盘一共100G？

selfsalvation04 · 发表于 2012-12-13 23:13:29

虽然你硬盘有100多G但是每个文件他所能保存的也有个极限，太大了会很慢

meteorlay · 发表于 2012-12-14 00:18:11

8G的波形有点大. 你试试用sst2格式吧, 会小不少.

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