请叫一个FPGA不稳定的问题

jamesning · 发表于 2012-12-6 17:11:19

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我在用FPGA验证自己写的代码的时候遇到了一个很棘手的问题，综合完成过后，每次reset抓出来的波形都不一样，偶尔有可能抓到我想要的点。我使用的FPGA是Altera的Stratix 2，用signaltap功能抓波形，代码里面有使用别的公司设计的IP，这个IP是别人反向抄的，且验证不充分。不知道这些东西会不会有影响？请教高手这种情况一般是怎么造成的？

zhang2000 · 发表于 2012-12-6 21:19:39

断电，断掉USB数据线等
重新上电，reset还不一致找自己问题吧
具体情况具体分析

cnasic@163.com · 发表于 2012-12-7 09:22:09

1、时序约束的问题；
2、模块内时钟域同步问题；
3、。。。。。

260000 · 发表于 2012-12-7 11:51:51

同求

see123 · 发表于 2012-12-7 12:26:43

断电，断掉USB数据线等
重新上电，reset还不一致找自己问题吧
具体情况具体分析

harejavahill · 发表于 2012-12-7 17:47:59

着重看看系统的复位部分是如何处理的。
再就是需要调试部分的复位部分！

tiangua · 发表于 2012-12-7 23:35:04

复位信号处理错误~

yp19890718 · 发表于 2012-12-8 19:42:17

最大的可能就是同步与异步的问题，时序紊乱，一旦超频就出现你这情况，尝试调低频率

abab8780000 · 发表于 2012-12-10 17:34:03

一般FPGA频率达到150M以上如果不做时序约束基本上是不稳定的，每次结果都不一样，而且出现的问题根本不可理喻。

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