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[求助] 信号上升沿的判断d

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发表于 2012-11-29 09:40:10 | 显示全部楼层 |阅读模式

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我们要对状态机信号cur_status == 4'b1000的状态进行判断;波形如下: wave.JPG


方案A:
assign sign1 = (cur_status==4'b1000) ? 1: 0;
always @(posedge clk_i)
       sign1_delay <= sign1;
assign rise = sign1 & !sign1_delay;

方案B:
always @(posedge clk_i)
       if (cur_status==4'b1000)              sign1 <= 1;
       else sign1 <= 0;always @(posedge clk_i)
       sign1_delay <= sign1
assign rise = sign1 & !sign1_delay;

这两种方案那个好点?
发表于 2012-11-29 09:44:41 | 显示全部楼层
我觉得第一种好一些,第二种应该在cur_status==4'b1000之后的第二个时钟上升沿才变为“1”,楼主可以仿真下!
 楼主| 发表于 2012-11-29 10:26:50 | 显示全部楼层
恩,方案B,信号sign1会被打上一拍,延时一个周期;但是在实际的应用中,方案A会不会有时序上的问题;例如在方案A中,实际的波形会不会如下: wave.JPG

就是sign1的延时是cur_status的延时加上自己的延时;这样做法会造成时序上的问题吗?
发表于 2012-11-29 10:55:08 | 显示全部楼层
回复 3# jm2000

时序上要人为保证的,不过一般来说没有问题吧,就一个门而已
发表于 2012-11-29 11:04:11 | 显示全部楼层
时序上应该不会有问题,毕竟逻辑挺简单的
 楼主| 发表于 2012-11-29 11:09:24 | 显示全部楼层
呵呵,谢谢大家的回答;现在心里明白多了;多谢了
发表于 2012-11-29 15:54:51 | 显示全部楼层
我推荐还是方案B好点。 前者状态机从4‘b0111到4’b0111转变,期间会出现毛刺, 当然如果你的时钟频率不是太快的话,两者都没有问题, 如果时钟太快了,有可能导致后面第一个时钟采样的signal1 不对, 会逐级的往后为传递。
发表于 2012-11-29 21:07:52 | 显示全部楼层
方案B比方案A晚一个clk,其它差不多,看你的设计的时序需求了。
楼上说的问题不用担心,这个由STA保证setup/hold时间的。
另外,建议lz写数字时,总是把位宽带上,写1'b0,1'b1。
还有,assign sign1 = (cur_status==4'b1000) ? 1: 0;可以写成assign sign1 = (cur_status==4'b1000);
个人觉得这样看起来更老练。
 楼主| 发表于 2012-11-30 11:11:08 | 显示全部楼层
多谢大家的教导;在这里很受学习;
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