clock gate的约束问题！！

Gary.wang · 发表于 2012-11-27 17:29:44

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对于clock gate约束的数值是怎么设置的？
setup和hold需要设置为多大才合适呢？
依据是什么？

谢谢~~~

205207033 · 发表于 2012-11-28 23:05:36

在什么阶段？ synthesis 还是 pr

Gary.wang · 发表于 2012-11-29 10:06:27

自己看资料查到的，请大家看看对不对；
如果直接调用lib里面的clock gating cell，那么sta的时候pt会根据库里面的time信息进行check;
如果是自己做的一个gating cell的话，假如是一个AND2，那么pt会默认检查clock gate，并且setup 和hold都是“0”，如果自己想假如余量的话，可以set_clock_gating_check -setup 0.2 -hold 0.2 ，大小自己定

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