cadence里如何编写理想DAC的veriloga代码

我是华华

兄弟你好，能给我发完整的代码学习一下吗，谢谢

Catherinemolt

请问楼主有用MATLAB写过理想的dac代码吗，我找的其中一部分说是data=0.5/1.8*(bit7/2+bit6/4+bit4/16+bit3/32+bit2/64+bit1/128+bit0/256)+0.85，这块8bit的理想DAC运算看不太懂，请问楼主知道吗？谢谢

星_five

`include "constants.vams"
`include "disciplines.vams"

module dac_12bit_ideal(D11,D10,D9,D8,D7,D6,D5,D4,D3,D2,D1,D0,out);
parameter vdd=1.8,td=0,tr=0.1n,vref=1.8;
input D11,D10,D9,D8,D7,D6,D5,D4,D3,D2,D1,D0;
output out;
voltage D11,D10,D9,D8,D7,D6,D5,D4,D3,D2,D1,D0,out;
real code,out_temp;
analog begin
code=0;
code=code+((V(D0)>vdd/2) ? pow(2,0):0);
code=code+((V(D1)>vdd/2) ? pow(2,1):0);
code=code+((V(D2)>vdd/2) ? pow(2,2):0);
code=code+((V(D3)>vdd/2) ? pow(2,3):0);
code=code+((V(D4)>vdd/2) ? pow(2,4):0);
code=code+((V(D5)>vdd/2) ? pow(2,5):0);
code=code+((V(D6)>vdd/2) ? pow(2,6):0);
code=code+((V(D7)>vdd/2) ? pow(2,7):0);
code=code+((V(D8)>vdd/2) ? pow(2,8):0);
code=code+((V(D9)>vdd/2) ? pow(2,9):0);
code=code+((V(D10)>vdd/2) ? pow(2,10):0);
code=code+((V(D11)>vdd/2) ? pow(2,11):0);
out_temp=code/4096*vref;
V(out)<+ transition(out_temp,td,tr);
end
endmodule

12位理想DAC的verilogA代码，虽然可能有点晚！

menglimeng

我想问下这个vtrans的设置，输入的值不应该是数字码吗，0或者1，为什么这个vtrans还设置成2.5呢，求解

irvingfeng

我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢。

lllzd

   

irvingfeng 发表于 2023-9-12 17:23
我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢 ...

哥们，一语道破，亲你一口。

timetianlanse

   

irvingfeng 发表于 2023-9-12 17:23
我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢 ...

哥们，一语道破，亲你一口。

鸣泣之风

   

irvingfeng 发表于 2023-9-12 17:23
我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢 ...

哥们，一语道破，亲你一口。