关于PLL和CDR

wpbuaa

回复 49# liuhuigino


   我也是cai niao，赶鸭子上架做了这个。。。

xuriver2012

在我看来，SERDES里面的难点和精华就是RX部分。在RX部分的主要困难包括EQ和CDR。其中EQ的自适应技术很重要，相位插值的CDR也很重要，但是应该是第二位的。你在项目内，可以多关注这两个方面，至于工作就不要这么担心了。有一技之长还是有饭吃的，何况还有复旦的金字招牌

wpbuaa

回复 52# xuriver2012


   嗯，自适应好像挺难做的，特别是这么高速。还有一个问题，就是公司做产品CDR一般是PI还是PLL还是其他结构？

flyawayfc

其实PLL.CDR.DLL都是一类东西。。。。一通百通的

wpbuaa

回复 54# flyawayfc


   我也比较清楚，但是现在做的是相位插值CDR，大部分都是数字电路，跟PLL感觉差的还是比较明显的,我只是上过PLL的课，做PI cdr的现在感觉对PLL的理解借本还是只停留在上课的认识阶段

andy2000a

還是不太相同,
CDR = clock data recovery , 因為 把 clock & data 包含在一起來 ,
目前 serial 都是 cdr , serdes 就是 pallrallel 轉 serial 經過 NRZ   .. ethernet 會使用 10b8 ?
去編  , USB 是 nrz 方式
再說 CDR  分
半數位的 使用 multi phase 去 sample -> 類似 over sample . 如40ghz 可能 使用 5GHZ clock phase * 8 組   在合起來 .. 變到 40GHZ .

另類是 PLL 使用 40GHZ *N  ..
以往 PLL 鎖都須要 比 signal clock 快很多 , 使用 x4 已算比較低 .
很多 PLL 是 x4 x8 x10 鎖 , PLL 還有 lock range , lock response speed .  
但是 serdes 類好像有些是使用 multi phase sample .
就是 做 phase shift clock => VCO 可得到 .

沒做過 40GHZ CDR  .不知道 是那方式 ?
如此快 那表示 clock 的 jitter 會很小 .jitter 不是 chip 做而是 device 先天 noise ..
   意外產生
如同 usb 須要過 eye pattern  , 有些jitter 是因為要過 emi 故意做的 .
40GHZ CLOCK 是否 45nm 65nm process 能做到 ??
那目前 tsmc 都能run  28nm 20nm ..那 ring vco 能到多高阿  ??
難怪現在 連 arm cpu 都是 ghz 跑 ..

SOC APR 要跑ghz  ..routing delay 應該都很重要

nervalt

回复 55# wpbuaa

大神，我毕设也是PI型CDR，求指点交流~QQ476190959

wpbuaa

回复 56# andy2000a


多谢指点~

wpbuaa

回复 57# nervalt


   已加，小弱一个而已

andy2000a

EQ ??
是類似 agc 嗎 ? auto gain control ?
以前做 USB 2.0 沒有 eq  
但是 cdr 須要一些 algorithm ..如同以前不同家做法不同 .

8 phase clock => sample / compare ..使用 algorithm來調整 phase
做到 CDR .

有些公司是 10 phase , 16 phase ..
可能各有優缺點吧 .

USB 5GHZ 就不太清楚 .
新一代 USB 3.1  10G HZ 不知道該如何做 ???





maxim chip





10G Burst Mode Clock and Data Recovery in Optical   

+ 6ghz cdr paper