LVS问题求助[已解决]

hezelz08

本人在学DC和Encounter，做一个十进制计数器。由verilog网表开始，先用design compiler做综合，获得综合的门级网表counter.sv和时序约束文件counter.sdc，然后用Formality做了简单的验证，结果ok的；之后就是利用Encounter进行APR，APR做的比较简单，没有加PAD什么的，只是做了简单的CTS和optDesign -postCTS，report_timing结果ok；从Encounter中得到counter_post.gds和counter.sdf及counter.v文件，分别用于仿真验证和DRC、LVS验证，用Modelsim在加入了counter.sdf后仿真结果ok，做DRC结果也ok了，可是在做LVS时出现了没有匹配成功的错误，错误显示layout和source的net数不同，如图所示：，跪求各位大侠给点意见，这是什么原因导致的呢？    

针对本人遇到的这个问题，根据回帖总结一下：
问题产生的原因是因为在做综合的过程中没有进行大小写敏感转换导致的，一般在做LVS时会进行大小写敏感检查。根据LVS的报告，可以看到，错误提示是因为net的名字不匹配，而其他的方面是没有什么错误的。
解决方法有两种：1）在做DC时，在约束脚本里面加入大小写敏感转换命令：
change_names -hierarchy -rule verilog
define_name_rules name_rule -allowed {a-z A-Z 0-9 _} -max_length 255 -type cell
define_name_rules name_rule -allowed {a-z A-Z 0-9 _[]} -max_length 255 -type net
define_name_rules name_rule -map {{\\*cell\\* "cell"}}
define_name_rules name_rule -case_insensitive
change_name -hierarchy -rules name_rule
2)在做LVS的时候，修改LVS里面的大小写敏感检查变量：
SOURCE CASE YES
LAYOUT CASE YES

这样修改后再做LVS时就不会出现这种错误了。

再次感谢所有回帖的坛友们~

power0650

能否给一个详细的报告，以及工具报错的解释说明？

yuany

Ports 不对呀
layout上少了两个PIN 加上去就对了

chrisyl

回复 1# hezelz08

从描述看，好像没有布线啊，LVS当然不对

hezelz08

回复 4# chrisyl


    多谢关注，可是已经布线了啊，导入到Cadence版图工具里面显示已经有连线了，就是有一处net连接不对，搞不清楚什么么原因啊，详细的lvs报告我放到附件里面，你在看看啊，多谢多谢！

hezelz08

回复 2# power0650


    谢谢关注，我把完整的lvs报告，放到附件里，由于不能上传lvs.rep格式文件，所以我把内容都复制到word里面了，不过看着不怎么舒服，大侠可以用记事本看，多谢多谢！ LVS.doc (48.5 KB, 下载次数: 71 )

2012-11-14 11:41 上传

点击文件名下载附件

hezelz08

回复 3# yuany

    不是Ports的问题，ports的个数是匹配的，就是net的问题，由于发图片的时候没弄好，有点覆盖了，把不匹配的net覆盖掉了

damonzhao

case sensitive的问题

hezelz08

回复 8# damonzhao


    谢谢版主的提示，原来是case sensitive的问题啊，这个怎么解决呢，是在Design compiler的启动文件进行大小写转换吗，在输出门级网表时全部转换成小写。我在启动文件里面加入了大小写转换的如图示， 但不知道加的对不对啊？还望版主给点指导，拜谢先~

damonzhao

回复 9# hezelz08


   LVS rule中加上case sensitive的相关option即可
或者DC中name rule里把N/n屏蔽掉一个。