[求助]请教一个verilog程序设计的问题！！！

mimmimhu

才开始接触学习verilog 遇到了解决不了的问题。
module ttt(out,rst,clk,start);
output [127:0] out;
input rst,clk,start;
reg [127:0] out;
always @(posedge clk or negedge rst)
begin
if(rst==0) out<=128'b0;
else if(start==0)
out<=out+1;
else
out<=out;
end
endmodule
如上的程序是个计数器，现在想提高它的工作频率，只能对程序进行修改，布局布线不能改变。该如何修改?
用case 语句代替if语句？
如果用pipeline 结构的话，该如何实现？怎样分割？
谢谢大家！！

liuiang

可以考虑将128bit加法器拆分成一个4bit加法器和一个124bit加法器，，
4bit加法器为高速加法器，，124bit为低速的，，
当4bit加法器累加到1111的时候，，使能低速计数器寄存通道，，
约束低速累加器multicycle

liuiang

不是你说的意思，，1111触发一个mux，mux两个输入为124当前和124加1，
加1的通道设置为multicycle

yoarst

狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂顶狂

caohua1986517

可以在always模块外操作，在always模块内pipeline！

fangly8848

都是高手，pipeline具体怎么实现？

coldsummer

版主高手