后端面试--每日一题（080）

陈涛

Implement an AND, OR gate and inverter using 2 inputs mux?

分别各用一个2输入的MUX，做一个与门，或门和反向器

难度：1

sjtusonic

   

Implement an AND, OR gate and inverter using 2 inputs mux?

分别各用一个2输入的MUX，做一个与门，或 ...
陈涛 发表于 2012-10-26 11:40

                               
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    module and (a,b,y)
    input a,b;
    output y;
   mux (.y(y),.s1(a),.d0(1'b0),.d1(b));
endmodule


    module or (a,b,y)
    input a,b;
    output y;
   mux (.y(y),.s1(a),.d0(b),.d1(1'b1));
endmodule


    module iv (a,y)
    input a;
    output y;
   mux (.y(y),.s1(a),.d0(1'b1),.d1(1'b0));
endmodule

yohuang

香农展开...

yzquestc

？？为什么出这个题目。

herrzhou

版主答案呢？谢谢

武也锋

2楼+1

tonyhard

动脑子

lbt556653

这是在告诉我们，后端必须要搞会verilog语言呀？？