dc 综合求助

chenyueboy · 发表于 2012-10-23 15:16:08

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在一个module中，有两根逻辑一样的信号线（其中一个信号时另一个信号线经过了几个delay cell），
分别控制不同的电路。
在综合时，不想让dc改变这两根信号线控制的电路，在设计和综合脚本时，都应该怎么做？

lsqswl · 发表于 2012-10-23 16:01:40

信号线是什么类型。。。。。

chenyueboy · 发表于 2012-10-23 16:19:05

回复 2# lsqswl

信号线都是wire型啊。

lsqswl · 发表于 2012-10-23 16:25:16

回复 1# chenyueboy

说了跟没说一样，信号线究竟是时钟复位还是数据之类。。。。。要问的是这个。。。

chenyueboy · 发表于 2012-10-23 16:39:22

回复 4# lsqswl

数据信号线，另一个是gate clock 控制信号线

chenyueboy · 发表于 2012-10-23 16:42:09

回复 5# zhq415758192

我对delay cell 单元已经设了don't touch。但是dc 还是把部分控制电路的输入
信号线给换了（用的是delay cell 的输出信号线，我设计本意是用输入端的信号线）。
我的dc 是2010的，请指教。

my2817 · 发表于 2012-10-23 20:23:54

本帖最后由 my2817 于 2012-10-24 08:45 编辑

虽然我接触的不多，但私以为用delay cell来控制两个信号线的时序并不怎么好，在布局布线后这样的时序可能就不再满足，如果能的话，还是要从逻辑上来实现

fengqing1012 · 发表于 2012-10-24 23:24:54

要做同步设计，用寄存器来实现逻辑，前端设计中怎么会用到delay cell呢

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