PLL不锁定现象描述

zhaoyang1988410 · 发表于 2012-10-17 23:30:14

N=100~200以上也不多见啊？
实际是这样吗？有知道的说一下呢？
semico_ljj 发表于 2012-10-16 11:27

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有些论文的N都是一千以上的啊

stevenzz100 · 发表于 2012-10-18 11:01:23

检查一下分频器部分吧。

smelly · 发表于 2012-10-18 13:18:26

回复 1# zhaoyang1988410

仿真时的精度怎么设置的，VCO的频率很高，仿真时maxstep要设置的小一些，再看一下，看一下CP充放电是否正常

zhaoyang1988410 · 发表于 2012-10-18 20:35:26

检查一下分频器部分吧。
stevenzz100 发表于 2012-10-18 11:01

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问一下这个和分频器有什么关系吗？

zhaoyang1988410 · 发表于 2012-10-18 20:41:24

本帖最后由 zhaoyang1988410 于 2012-10-18 20:54 编辑

回复 zhaoyang1988410

仿真时的精度怎么设置的，VCO的频率很高，仿真时maxstep要设置的小一些， ...
smelly 发表于 2012-10-18 13:18

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我的精度设置都是默认的，tran仿真的算法是moderate，还有，下面这个图你能不能帮我解释一下？

未命名.jpg

电荷泵的结构在下面

ygchen2 · 发表于 2012-10-18 23:47:04

我的精度设置都是默认的，tran仿真的算法是moderate，还有，下面这个图你能不能帮我解释一下？
...
zhaoyang1988410 发表于 2012-10-18 20:41

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从这张图看，很像控制电压节点有漏电造成的。。。

zhaoyang1988410 · 发表于 2012-10-18 23:58:51

从这张图看，很像控制电压节点有漏电造成的。。。
ygchen2 发表于 2012-10-18 23:47

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那是什么原因导致漏电的呢?是VCO本身还是电荷泵？

ygchen2 · 发表于 2012-10-19 11:39:57

建议把与控制电压节点相连所有支路电流画出来看看，希望能有所发现。。。

learningforever · 发表于 2012-12-25 21:28:57

据个人分析：造成此结果的原因应该是Up，Dn电流源不匹配！Dn电流略大于Up电流，即Idn+deltaI = Iup, delatI << Idn, Iup, 所以Vctl的稳态需要先充一小部分时间的电，以抵消由于不匹配电流造成的电荷泄放，以最终达到净电荷deltaQ为0，Vctrl不变，由于这是电路固有问题，所以Vctrl的改变周期正好是参考时钟周期Tref，频率为5MHz,如原图所示。

至于相位裕度，的确不会超过42 deg,主要是楼主分频比太大了，然后Icp又这么小，按照这样的分频比，Icp要等于355uA左右，才够。当然增大C2,也可改善相位裕度。相位裕度过小，导致Vctrl时域的建立时间无非是要很长的，至于振荡，相位最大接近-180，不满足振荡条件！

semico_ljj · 发表于 2012-12-25 22:04:10

你的分频这么多，延时会不会影响 PFD呢？

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