请教Primetime的问题

edayz · 发表于 2012-10-12 21:05:12

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有个很弱智的问题在PT里面做时序分析用read_verilog netlist.v来读取网表文件然后current_design top_module 再link就报所有的子模块找不到；我使用link_design -keep_sub_designs还是找不到子模块。（netlist.v文件中包括top_module有包含子模块的module）

my2817 · 发表于 2012-10-12 22:07:47

read_verilog后直接link
link_library 里面有关“*”没？

edayz · 发表于 2012-10-13 09:08:22

跟link library没有关系，报的是找不到netlist中的pins ports instances
我刚才设置了set search_path { "." . ./inputs/ ./inputs/mult.v ./inputs/mult_DW_mult_uns_1.v}还是报同样的错误。
在link第二个module时会自动把第一个module unlink掉

我感觉解决此问题有两种方法：1、dc compile时不set flatten 也不ungroup-all，但是要报所有的设计都写成一个module
2、要PrimeTime能够link多个design，但不要unlink已经link的design，哪怕是子模块
但是，我查阅user guide试了好几个方法都没有做出来，这是我的个人见解。
求大侠们指导，谢谢！

my2817 · 发表于 2012-10-13 11:21:28

确认试过在link_design里加上“*”不行？

edayz · 发表于 2012-10-13 11:37:04

是的，用link_design * 或link_design “*"连这句话也会报错的：Cannot find design ‘*'

my2817 · 发表于 2012-10-13 12:04:42

我错了，当然不能link_design "*",是link_library里加“*”

edayz · 发表于 2012-10-13 13:35:14

谢谢！
现在不是找不到library里面的东西，而是找不到子模块

my2817 · 发表于 2012-10-14 10:07:01

试了下，好像真不是这个原因，但这种现象的确处理过一次，记得是link_library里少了“*”

edayz · 发表于 2012-10-14 11:06:43

谢谢！是少了“*”，我搞好了

my2817 · 发表于 2012-10-14 14:00:51

回复 9# edayz

毛回事儿？我昨个晚上还专门试了下，把“*”去掉，居然没问题，太诡异了

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