VHDL 怎么定义讯号防止优化?

keyway · 发表于 2012-10-12 09:20:14

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verilog 我知道,但是 VHDL 怎么都没有人讨论?

falloutmx · 发表于 2012-10-12 13:18:34

这有啥好讨论的，跟verilog一样用attribute

keyway · 发表于 2012-10-14 09:43:53

是否能提供範例解說?

falloutmx · 发表于 2012-10-15 09:32:10

attribute keep : string;
attribute keep of xxx : signal is "true";

keyway · 发表于 2012-10-15 15:33:49

本帖最后由 keyway 于 2012-10-15 15:38 编辑

attribute keep : string;
attribute keep of xxx : signal is "true";
falloutmx 发表于 2012-10-15 09:32

登录/注册后可看大图

谢谢,但是看不懂 ?

Verilog 是这样写
reg [3:0] cnt /*synthesis noprune*/;

VHD 是这样写嗎?
signal channela_plus_one : std_logic_vector(13 downto 0);
attribute keep of channela_plus_one: signal is "true";

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