如何约束某一分频时钟，急求

AveryYoung

回复 9# arthur_wang_orz


    麻烦你看下，我根据下图时序图，通过wave form定义的时钟？其中clk周期为2，其余为分频时钟。


我猜测的可能定义如下，是否正确？
clk wave_form {0,1}
clk2 .... {0,2}
clk4 .... {0,4}
clk8 .... {0,8}
clk16.... {0,16}
clk32 ....{0,32}
~clk8 ...{8,16}

若如此定义create_generate_clock就会发现所有的divide_clock都是0时刻出现上升沿开始的。
如果有一数据通路起始为clk2，结束为clk4，可以预见
data_arrival_time 为 4；
data_require_time为8；

但，实际代码中的clk2为clk_cnt[0]，clk4为clk_cnt[1];因此，从代码的角度上讲，
data_arrival_time 为 6
data_require_time为8，
那么是否意味着，这时需要给时钟clk2加一个invert选项？将其反转

arthur_wang_orz

waveform定义的不对吧
clk2 .... {0,2}
和你波形不一致啊
至少和你clk的定义方法就是矛盾的

AveryYoung

回复 12# arthur_wang_orz


    我昨天查了一些generate_clock的资料，对这个分频的终于明白了

上图的那些波形确实不好用wave_form定义
应该用-edges来定义较好，而且使用了edges后各个分频时钟的关系也就定义清楚了

IC未入门的小波

   

AveryYoung 发表于 2012-9-28 15:14
回复 12# arthur_wang_orz

你好，大佬，我也用了个反向时钟，但是新手我不晓得怎么约束它，你是怎么弄的，可以教教我吗