差分CML输出缓冲问题

semico_ljj · 发表于 2012-9-24 21:00:37

你的freq是多大的？自己算一算输出耦合以后大致多大！
如果偏的还多，就是前一级偏置没有给好

semico_ljj · 发表于 2012-9-24 21:01:44

需要知道你的Cap和Freq的大小还有负载RES

semico_ljj · 发表于 2012-9-24 21:03:57

你的电源应该是1.8V？0.18um工艺？

semico_ljj · 发表于 2012-9-24 21:05:57

黄色是第一级输出，蓝色是第二级，白色是最后输出
你看，你的结构一样，但是输出的直流偏置点不同？所以你的设计还是有点问题的。
三级输出的直流电应该很接近

griffinseu · 发表于 2012-9-25 09:43:19

学习，学习。

nervalt · 发表于 2012-9-25 10:06:05

回复 14# semico_ljj

谢谢，可能是我没有表达完整吧，我是想通过缓冲器输出一个电平和幅值符合下级输入的信号，单独仿缓冲器模块的时候实现了，所以现在是将后面一级加入了进行了仿真，后面一级是PD模块，自己感觉是因为下一级影响输出的。
我的信号频率是3.125G，用的是0.18工艺，差分对上的负载电阻用的是5K，管子间的耦合电容没有去看。