差分CML输出缓冲问题

semico_ljj · 发表于 2012-9-25 16:23:57

5k 的负载，Ibias可以是200uA左右，看你的设计需要

semico_ljj · 发表于 2012-9-25 16:25:16

0.18um上3G，电流会很大

semico_ljj · 发表于 2012-9-25 19:26:55

实现起来不好做啊 up 3G

denkyvip · 发表于 2012-9-26 08:37:29

每个放大器的输入和输出直流工作点可以设置为Vdd/2.

semico_ljj · 发表于 2012-9-26 19:22:36

回复 24# denkyvip

不完全是这样！
主要是设定Vout的输出摆幅范围

semico_ljj · 发表于 2012-9-27 15:34:41

timing

ygchen2 · 发表于 2012-10-5 23:53:02

几个问题
1。每一级有多大增益，前级衰减可能是由于你的实际工作状态下，增益带宽不够造成的
2。耦合电容，充电状态？可能需要初始化如果想看到应该的结果
3。或者仿真时间是多久？最后级衰减多半是耦合电容状态问题，如果先跑几千个周期再看结果可能会不同。

semico_ljj · 发表于 2012-10-6 14:02:23

楼主不在了？

nan123chang · 发表于 2012-12-11 21:31:55

回复 19# nervalt

最后一级驱动50欧姆的电路，如果电流不到，输出摆幅肯定很小的

todkee · 发表于 2014-6-16 17:29:44

回复 29# nan123chang

这是为什么？

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