可综合延时

aluny · 发表于 2012-9-18 17:36:33

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在asic设计当中，用组合逻辑实现一定的延时（可综合，大概10ns）。我想用插delay cell，看来相关的lib，没看到delay cell的延时功能是多长，这个具体该怎么实现啊。。。

aluny · 发表于 2012-9-19 09:55:24

自己顶一下！

liangyi790328_7 · 发表于 2012-9-20 10:14:08

延时不可综合.

warmheard · 发表于 2012-9-20 13:08:24

本帖最后由 warmheard 于 2012-9-20 13:12 编辑

一般lib里面都会有delay cell，延时可以通过库中的timing数据以及input transition/output load计算出来的。

这种直接调用库单元的方法需要你再综合脚本中对该单元set_dont_touch，这样就不会被优化掉。

如果你想实现10ns的精确延时，通过这种方式是不可能的，这些delay cell的延时在不同的PVT下延时会发生变化，最好与最坏的corner可能相差3倍以上。即便是你只考虑typical情况，随着负载的变化，延时也会有所变化。

实现精确延时最好的方法是用时钟计数，看看你的设计规范如何要求的。

aluny · 发表于 2012-9-21 13:43:41

回复 4# warmheard

谢谢。。。实在是没有那么快的时钟源，对delay的要求不用那么精确，只是误差能不能在后仿真？希望不要偏差太大，比如10ns的延时，偏差有4、5个ns，这就不能用来。。。

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