為什麼 合成bit數會自己砍掉?

popwqw520

合成前

合成後

以下是我的verilog 節錄相關
wire [16:0]F0_1,F0_3,F0_r1;
wire [16:0]F0_r1_D;
assign F0_r1_D=F0_1+F0_3;

DF  #(.widthbit(17)) DFr1(.clk(clk),.D(F0_r1_D),.Q(F0_r1));

為什麼合成後電路把我砍了一個bit(參考我兩張紅色框出來處)??

是我的打法有問題嗎?? 合成前的值這樣是對的,但是合成完它把我砍了一個bit,造成出錯,跑的DATA都變z

有同學遇過這問題嗎?? 麻煩同學指教??

fly_haopp

firstly, it is a combination logic, after synthesis, you can not assure that combination logic name is kept. Some bits might be renamed by tool.
As it is an adder, you can try to find the adder instance and check the input and output bit width.

Holtek12

1. 如樓上所言, synthesize 之後, 名稱未必會 keep, 有可能 wire nxxx 就是其中的 1 bit, check designware 用了幾 bit 的 adder
2. 也有可能是 DFF 之後 latch 的 sum 值, pass 到後級電路時, 只用了其中幾個 bits, 某些 bits 用不到, 前端的電路便是 redundant, 會被 tool 化簡, 造成你所謂的不一致.