關於chip_level的synthesis下clk

popwqw520

我原先合成沒有加pad 合成出來clk訊號有成功進去

但是加pad的chip_level 下合成 clk只能給到pad那層 ,沒辦法給到下面的module


但是我其他訊號有成功往下給,請問 chip_level下的 clk 需要額外設定嗎?


這是我的設定,求指教


#Core level constraint
set  cycle 5
set_operating_conditions  -min_library fast -min fast -max_library slow -max slow
set_wire_load_model       -name tsmc18_wl10 -library slow
set_wire_load_mode        top
# Top-Module constraints
#################################
create_clock -period $cycle   [get_ports   clk]
####
set_dont_touch [get_cells ipad_*]
set_dont_touch [get_cells opad_*]
####
set_dont_touch_network        [get_clocks  clk]
set_fix_hold                  [get_clocks  clk]
set_clock_uncertainty   0.12  [get_clocks  clk]
set_clock_latency       0.5  [get_clocks  clk]
set_input_transition    0.2  [all_inputs]
set_clock_transition    0.2  [all_clocks]
set_input_delay -clock clk -max 0.4 [get_ports clk]
set_load    [load_of  "tpz973gvwc/PDO12CDG/I"] [all_outputs]
set_drive   [drive_of "tpz973gvwc/PDIDGZ/C"]   [all_inputs]
#set_driving_cell -library tpz973gvwc -lib_cell PDIDGZ -pin {C} [all_inputs]
set verilogout_no_tri true
set_fix_multiple_port_nets -all -buffer_constants [get_designs *]