求助：systemverilog语法问题

oscillator_cn1 · 发表于 2012-9-12 13:45:11

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各位：
我现在遇到一个systemverilog的语法问题。具体是这样的，我写了一个apb_slave_agent，它可以在更高一层的apb_env中例化多次，分别记做slave[0],slave[1]...。那现在麻烦来啦，我现在要访问其中一个slave的内部组件，比如“apb.slave[0].monitor”，然后工具就不认，报错，写slave0也不对，slave*也不对。我想问问，这种带括号的，该怎么弄？

orlye · 发表于 2012-9-12 21:36:35

报什么错？把错误的log贴点上来

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