verilog测试代码编写问题，急急

xtting · 发表于 2012-9-15 17:28:22

嗯，动懂了，谢谢大家了！

zhaow0422 · 发表于 2012-9-21 22:33:38

回复 10# defflin

那请问这个中间信号在#1000 后一直为1应该怎么办？

`my_calib_done <= '0','1' after 100ns;
这么写语法错误

求教

defflin · 发表于 2012-9-23 10:22:48

回复 defflin

那请问这个中间信号在#1000 后一直为1应该怎么办？

`my_calib_done
zhaow0422 发表于 2012-9-21 22:33

登录/注册后可看大图

#1000 force `my_calib_done = 1;

账号		自动登录	找回密码
密码			注册

[求助] verilog测试代码编写问题，急急