verilog测试代码编写问题，急急

xtting · 发表于 2012-9-12 10:13:39

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

各位大神们，请问下当我用verilog语言写测试代码时，相对模块内部的信号赋值并仿真，该怎么做？比如我有一个顶层模块top.v，里面有个模块是ram.v，现在我想对ram.v中的信号a赋初值，并且监测a赋值后a的变化，想这么做该怎么写测试代码啊？？

xtting · 发表于 2012-9-12 10:15:06

a是top.v的内部信号，不是top.v的输入输出信号

simbl · 发表于 2012-9-12 14:42:53

可以单独对ram.v写一个测试激励做仿真就成

LTHLDH · 发表于 2012-9-12 15:03:16

RAM单独测试

hollyz · 发表于 2012-9-12 16:31:34

force top.ram.a = 1可以不?

everhappy · 发表于 2012-9-12 18:58:40

一般信号可以force，也就是楼上所说的。
如果是要初始化RAM，可以用$readmemX这种PLI函数来初始化RAM，一般仿真器都支持。

hainan_256 · 发表于 2012-9-13 17:28:29

一般信号可以force，也就是楼上所说的。
如果是要初始化RAM，可以用$readmemX这种PLI函数来初始化RAM，一般 ...
everhappy 发表于 2012-9-12 18:58

登录/注册后可看大图

同意，一般用$readmemb和$readmemh这两个函数！！

sailor · 发表于 2012-9-13 23:51:50

嗯，这个问题很基础哦~

教父 · 发表于 2012-9-14 14:44:09

你要看你这A信号在RAM内部是属于什么时钟信号还是使能信号或者是地址还是什么的，然后从下往上推断，直到顶层种的相关信号，然后在顶层信号添加专门的激励

defflin · 发表于 2012-9-14 16:02:21

·define  my_var sti.top.ram.a

module sti();
.....

initial  begin
#1000 `my_var = 1;
end

always @ (`my_var)
      $display("%b",`my_var)
.....
.....

endmodule

[求助] verilog测试代码编写问题，急急

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2