请教systemverilog中的interface问题

xaoyao

有如下interface定义
interface axi;
logic valid;
logic ready;
modport slave(input valid, ready);

有下面3个模块top, a, b
module top(
    input valid, output ready);
module a(
    input valid, output ready);
module b(
    input valid, input ready);
top包含a和b
  也就说，valid由外部输入来driven，ready由a模块来driven，而valid和ready都被b模块使用
请问如果上面的valid和ready用interface来实现应该如何写呢？
我感觉top和a的连接是没问题的，因为它们都是一个方向
可是和b的连接不知道应该如何写
因为b把valid和ready都作为输入