关于如何产生一个任意宽度的脉冲

kjdxll

我最近在做ASIC，碰到其中的一个模块，要求某一个输入信号有上升沿触发时，其中一个输出会产生一个脉冲，脉冲的宽度可以自己任意设定，而且模块没有时钟输入，所以不能用计数器产生。我看了看以前某一个类似的芯片的设计报告，但是只有电路图，里边竟然有delay 20ns的模块。希望有了解的高手看到的话能给与指导，谢谢，不胜感激。

kjdxll

好吧，我自己用cadence画吧，貌似用verilog编辑不了。