请教DC综合支持的verilog语法问题

liu2703

Hi,

    我用SMIC018工艺采用DC综合一个RTL电路时，发现这样的情况。如果组合逻辑为 assign value = ~sum + 1'b1;（其中sum,value都是5-bit信号）时，最终用Astro布局布线后，LVS结果中Floating, open的错误都为0. 但是如果将组合逻辑改为 assign vtmp = {sum[5:2],2'b0};   assign value = ~vtmp + 1'b1; 此时用DC综合再用Astro布局布线后，最后LVS检查发现会有一些Floating, open的错误。最后Cadence中用Assura查LVS也发现有net的错误。
    请问下大侠们，我感觉RTL语句这样写也没有问题，怎么会出现这样的问题了？ 望大侠指导，谢谢！